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SoC设计与验证

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NavisPro

层次化SoC设计规划方案

RTL设计规划 层次化Floorplanning 全局Channel规划

NavisPro可提供基于RTL设计的规划解决方案,以预测并预防常见的物理实现问题。

  • 减少不必要的设计迭代以缩短SoC设计上市时间。

  • 将整个芯片智能划分为多个模块或子系统,每个子系统布局皆可独立实现,由此解决了SoC设计的复杂性问题。

  • 在NavisPro中,芯片分区包括层次化的物理分区和每个子系统的布局,而子系统的端口布局是关键性约束条件之一,直接决定了全芯片绕线拥堵状况。

  • 准确评估子系统之间的总线互连时序对于时序收敛至关重要,而跨设计层次的接口net时序估算则是全芯片时序分析的一个非常有用的功能。

下载产品单页

产品亮点

  • 多层次

    多层次设计规划
    RTL/Gate/Black box

  • 灵活性

    设计
    抽象管理

  • 丰富性

    功能丰富、实用
    方便解决实际工程问题

  • 自动化

    自动区块引脚分配
    总线互连规划

  • 易用性

    高效RTL设计规划
    将数据输入准备工作量降到最低

  • 高效性

    大幅减少设计迭代次数
    缩短设计周期

产品应用

  • 大型复杂SoC设计

  • 设计与约束探查

  • 基于约束条件布局规划

  • 自动/手动引脚分配

  • 布线拥塞估算

  • 总线互连规划

  • 层次化布局规划

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